HardZone – Intel, TSMC y Samsung ante el más difícil, ¿cómo seguir reduciendo nm?
Estamos acostumbrados a pensar que el avance no se detiene, que posiblemente no hay límites, que cuando se encuentran se rompen con cierta facilidad porque es innato en el ser humano el encontrar soluciones a los problemas y solventarlos. Pero esto es un concepto idílico que muchas veces no se cumple y en el caso de los chips estamos llegando al filo del abismo. Las grandes compañías de semiconductores tienen un gran problema: bajar de los 2 nm, ¿qué soluciones presentan para las interconexiones?
La industria se enfrenta a un cuello de botella brutal del cual en algunas ocasiones hemos hablado para otros menesteres: las interconexiones de capas. Intel, TSMC y Samsung pueden reducir el tamaño de los transistores, cambiar su forma, mejorar la eficiencia, pero si no consiguen interconectar las capas de silicio a menos nanómetros … De poco vale todo el I+D gastado en lo anterior. Por ello, vamos a hacer una inmersión rápida sobre las posibles soluciones al problema.
Interconexiones de capas en los chips, una industria en auge ante la falta de soluciones
Aunque no lo parezca, llevamos con la tecnología actual de interconexiones de capas y chips por más de 24 años, casi 25. Para entender dónde está el problema explicaremos brevemente cómo se fabrica un chip a nivel de capas y por qué desde 1997 con IBM como punta de lanza no se consigue cambiar de tecnología.
Aunque las interconexiones entre capas fueron inventadas en 1990, fue en el 97 cuando IBM lanzó la tecnología que sigue vigente hoy en día. Antes se usaba el aluminio para conectar las capas de los chips, IBM pasó al cobre, ya que este material conduce la electricidad igual o mejor que el aluminio, pero con un 40% menos de resistencia, mejorando con ello el rendimiento de cada chip.
Cualquier chip actual, sea de Intel, Samsung, TSMC, IBM o cualquier empresa de menor calado fabrica un die a través de tres partes distintas que luego une: los transistores (grabados en una capa mediante DUV o EUV) los contactos y las interconexiones.
Lógicamente, los transistores como capa residen en la parte inferior del die para hacer conexión con el PCB o sustrato. Las interconexiones están en la parte superior del die, mientras que los contactos forman y conectan el resto de capas intermedias, superiores e inferiores. Un chip actual está formado por no menos de 10 capas, con un máximo por norma general de 15 capas, así que cuando vemos un die en realidad tenemos que fijarnos en él como un sustrato de capas que luego son «soldadas».
Cada capa tiene que ser conectada con la inferior y ahí radica todo el problema de la industria de chips actuales, en el concepto de conexión e interconexión entre todo lo que forma el die en sí.
Vías para conectar capas, ¿estamos llegando al límite?
Hemos dicho en repetidas ocasiones que FinFET llega a su fin, que GAA es su sucesor y que estará muchos años con nosotros, pero eso es solo la solución a una de las tres partes del problema para crear un chip. ¿Cómo conectas el silicio grabado por DUV o EUV y sus transistores con el resto de capas del die?
Premio, tenemos un problema. El problema es que reducir el tamaño de los transistores implica que cada capa tiene que tener una MOL (middle-of-line) más consistente, un FEOL (front-end-of-the-line) de mayor calidad y menor resistencia a la corriente (esto se tiene que lograr con los escáneres EUV de nueva generación en las FAB) y un BEOL que permita un Metal Pitch inferior.
Sé que estoy hablando en romano paladino ahora mismo, así que voy a intentar explicar qué es lo que se pretende. FEOL es la famosa oblea que todos los fabricantes nos enseñan en imágenes, y no es más que una de las capas del chip en cuestión, contiene cientos de chips y por ende los transistores grabados mediante las máscaras correspondientes y la tecnología de longitud de onda que toque, sea DUV o EUV.
FEOL al mismo tiempo tiene varias capas con varios materiales y aunque no lo parezca, no es la capa más importante de un die, por mucho que tenga los transistores grabados mediante láser. Pero sí implica que al reducir el tamaño de cada transistor, conectar esta capa con el llamado Front-end (capa justamente superior) y el PCB de silicio (capa inferior) requiera de nuevos materiales que permitan una conductividad térmica igual o mejor en un espacio entre capas que es cada vez más pequeño (Metal Pitch).
Reducir transistores en escala nanométrica implica tener que reducir el Metal Pitch en algún momento del proceso, sea en una nueva versión del proceso litográfico (N7 vs N7P vs N7+ de TSMC para AMD, por ejemplo) o directamente es necesario para desarrollar el nuevo nodo. En cualquier caso, son conductos cada vez menores, lo que implica menos cobre para rellenarlos y así interconectar capas, lo que implica mayor resistencia térmica y precisamente aquí está el problema y el reto.
FEOL solo tiene que conectar dos capas más su interconexión con BEOL, pero al mismo tiempo, BEOL tiene el resto de capas para dar vida al die y poder conectar así el back-end final que es la capa superior del die y donde va la soldadura del chip con el IHS. ¿Cuál es el problema aparte de reducir el Metal Pitch? Pues que el cobre está dejando de ser el material a usar, porque con Metal Pitch por debajo de 36 nm se vuelve totalmente inestable para conducir corriente con la velocidad y precisión que se necesita.
Es decir, puedes tener un gravado a 1 nm en el FEOL y sus transistores, que sin un Metal Pitch que se adapte a dichos transistores no puedes crear un chip sin pérdidas, fugas o ruptura de corriente y voltaje, lo que dispara el consumo o directamente lo vuelve impracticable en la realidad.
Cobalto y Tungsteno, ¿sustitutos válidos del cobre? No sin nuevas técnicas
Las TSV o interconexiones de vías actuales se realizan mediante una técnica llamada Dual Damascene Process, la cual detallaremos en otro artículo, pero para la cual actualmente la industria con los pesos pesados de fondo está desarrollando en puro I+D al menos tres técnicas de interconexión para avanzar a partir de los 2 nm y 36 nm de Metal Pitch:
- Hybrid metallization or pre-fill
- Semi-damascene
- Supervias
Explicando brevemente y por lo poco que se sabe de momento, la primera combina diferentes técnicas de damasquinaje con nuevos materiales para permitir las conexiones y lograr menos demora en el paso de la electricidad entre capas.
La segunda es un enfoque al parecer más radical, con un nuevo concepto al que han denominado grabado sustractivo, por lo que da a entender que las TSV se llevarán al sustrato y a niveles inferiores. Por último, las supervías o STSV tienen la peculiaridad de que ampliarían el número de estas para lograr diversificar la entrega de energía, pero necesitan para ello un sustitutivo del cobre actual.
El problema de estas técnicas es que tienen una fecha límite en el calendario y esta será cuando se estrenen los 3 nm de alto rendimiento. ¿Por qué? Pues muy sencillo, porque con dicho nodo estamos enfrentando un Metal Pitch de 24 nm o 21 nm en sus versiones «refresh» o «plus» y ahí está precisamente el límite del cobre en cuanto a lo físico.
Aunque se use EUV con nuevas longitudes de onda más amplias, esto no va a hacer sino paliar momentáneamente el problema, pero no conseguirá que llegar a 2 nm sea posible como tal, sino más bien conseguir una reducción del consumo de energía o aumentar el rendimiento en, quizás, dos dígitos y con suerte.
Por lo tanto, la solución al problema de las interconexiones tiene que llegar antes de 2023 o 2024 como mucho, porque los escáneres EUV siguen mejorando, los transistores se siguen reduciendo, pero el Metal Pitch y los anchos de los fins no van por buen camino, así que de poco va a valer el gasto si no se soluciona este problema con una técnica que, al menos, sirva para llegar al nanómetro como escala.
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